一、全新的Zen4内核：前端大变、不一样的AVX-512
AMD锐龙7000系列的性能大家都见识过了，提升幅度可能没有预想得那么猛，但依然诚意十足。
锐龙9 7900X作为次旗舰，就足以碾压12代酷睿顶级灰烬版i9-12900KS。主流的锐龙5 7600X更是再次展现爆款潜质，直接让i5-12600K抬不起头来。
至于和Intel 13代酷睿究竟鹿死谁手，还要到这个月底才能见分晓了。
按照AMD的官方数据，Zen4相比于Zen3，同等性能下功耗可降低至多62％，同等功耗下性能可提升至多49％！
今天，我们就来深入了解一下Zen4架构、平台的革新之处，看看如此巨大的提升是从而来的。
先从Zen架构的历史讲起……
Zen4已经是AMD Zen系列架构的第四代(Zen/Zen+算作一代)，对比来看它的改革、提升幅度都不是最大的，更多的是在Zen3基础上的一次深度优化增强，并在新工艺的加持下大幅提升频率，最高加速频率不但首次突破5GHz，而且跨越性地达到了5.7GHz！
对比四代架构，初代Zen的变革、提升幅度最猛(当然主要是推土机实在太弱了)，Zen2是一次优化升级，尤其chiplet设计奠定未来基础，Zen3则是再一次革命性的大变，19％ IPC提升也非常感人，Zen4再来个小步快跑就非常符合情理和逻辑了。
按照AMD的说法，Zen4架构的设计目标有三个方面：
一是性能，IPC(每时钟周期指令数或同频性能)和频率提升幅度都要达到两位数(超过10％)；
二是延迟，通过增大二级缓存、改进缓存有效性，大幅降低平均延迟；
三是能效，在整个TDP(热设计功耗)范围内，显著降低动态功耗。
为了达成以上目标，Zen4对整个微架构体系进行了升级优化，包括前端、执行引擎、载入/存储单元、缓存、指令集等等，后边我们会一一讲到。
整体而言，Zen4架构的核心升级点包括：改进分支预测、增大OP指令作缓存、增大指令退役队列、增大整数/浮点寄存器文件、加深核心缓冲吞吐、浮点单元支持AVX-512指令、改进载入/存储单元、增大二级缓存。
前端部分变化较大，这里包括指令缓存、分支预测、解码器、指令缓存、微指令队列等模块。
Zen4架构重点改进了分支预测部分，包括每时钟周期预测两个跳转分支、一级缓存BTB(分支目标缓冲)增大50％达到1.5K条目、二级缓存BTB扩容从6.5K略增至7K。
另外，指令缓存(Op Cache)增大了约68％达到6.75K条目，每时钟周期可以完成多达9个宏指令(增加1个)。
不变的则是解码器每时钟周期发出4条指令、微指令队列每时钟周期分派6个整数＋浮点指令。
执行引擎部分变化较小，尤其是每时钟周期10次整数、6次浮点的指令分派保持不变。
指令退役队列或者说ROB(重排序缓冲)从256条目增大25％至320条目，整数寄存器从192个增至224个，浮点寄存器从160个增至192个，缓存与核心之间的吞吐能力也提升了。
载入/存储单元部分，载入队列从72个增大至88个(22％)，存储队列维持64个不变，二级缓存DTLB(数据页表缓冲)从2K条目增大了多达50％至3K条目，另外还减少了数据缓存端口的冲突几率。
也许有同学会问，很多模块都是不断增大、再增大，为什么不一步到位，从设计之初就做个大容量呢？
一方面，谁也无法精准预测每个模块多大容量下效率最好，而且不同模块之间需要彼此协调配合；
另一方面，更大容量意味着更多晶体管、更大核心面积、更高功耗、更高成本，需要在性能、能效之间做出妥协、寻求平衡。
缓存体系也做了优化，尤其是二级缓存，不但容量翻了一番，每核心来到1MB，还提升了速度。
同时，从二级缓存到三级缓存、从三级缓存到内存，都支持更多命中失败(outstanding miss)，可以减少流水线的停顿，增加缓存回填带宽，提升整体效率。
不过整体缓存架构没变，一级缓存依然是32KB+32KB的每核心容量组合，三级缓存则继续每8个核心一组共享32MB。
AVX-512指令集或许是大家对Zen4最感兴趣的地方之一，毕竟在以往这是Intel处理器的专属技术，而且争议非常大，有人觉得它非常有用，有人觉得它只是徒增功耗，甚至成为极限烤机专用……
Zen4支持的AVX-512并非直接将Intel那套技术照搬过来(也不允许)，而是选择了不一样的实现方式。
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